[굿모닝베트남] 미국의 주요 반도체 기업인 IBM과 램 리서치는 고해상도 EUV(High NA EUV) 리소그래피 기술을 기반으로 1나노미터 미만 칩용 소재 및 제조 공정 개발을 위해 협력하고 있다.

최근 발표된 협약에 따르면, 양사는 고해상도 EUV 리소그래피 기술과 에테르(Aether) 건식 광전도체 기술을 결합하여 1나노미터 미만의 로직 칩 생산에 대한 물리적 한계를 극복하는 것을 목표로 한다. 연구는 뉴욕에 위치한 IBM의 나노테크 올버니(NanoTech Albany) 기술 단지에서 진행될 예정이다.

나노미터는 기술적으로 트랜지스터 게이트의 폭을 나타낸다. 게이트가 작을수록 동일한 면적에 더 많은 트랜지스터를 집적할 수 있어 더욱 강력한 프로세서를 구현할 수 있다. 과거 트랜지스터는 크기가 1cm였고, 이후 밀리미터 단위로 측정되었다. 현재는 나노미터(nm) 규모로 축소되었으며, 이는 인간 DNA의 직경과 거의 같다. 현재 가장 앞선 칩은 2nm 크기이다.

IBM과 램 리서치(Lam Research)는 10년 이상 협력하여 7nm 공정과 나노시트 트랜지스터 아키텍처에 상당한 기여를 해왔다. 2021년에는 IBM이 세계 최초의 2nm 칩을 발표했는데, 이 또한 이러한 협력의 결과물이다. 새로운 단계에서는 나노시트 아키텍처(실리콘 웨이퍼 적층), 나노스택(밀도 및 성능 향상을 위해 여러 나노시트 층을 적층), 그리고 백파워링 기술의 전체 제조 공정 검증에 초점을 맞출 것이다. 마이크로프로세서 분야에서 습식 화학 증폭 광전도성 물질 기반의 기존 EUV 리소그래피 기술은 오류율 측면에서 한계를 드러내기 시작했다. 이와 대조적으로, 램 리서치의 에테르(Aether) 기술은 스핀 코팅 대신 기상 전구체를 통해 증착된 건식 광전도성 물질을 사용하고 플라즈마 기반 건식 공정으로 현상한다.

램 리서치에 따르면, 에테르에 포함된 유기 및 금속 화합물은 기존 탄소 기반 물질보다 EUV 광을 3~5배 더 효율적으로 흡한다. 이는 웨이퍼당 필요한 노출량을 줄여주어, 비용이 많이 드는 다중 복제 방식 없이도 고급 공정에서 단일 복제 모델링을 지원한다. 1월, 램 리서치(Lam Research)는 주요 메모리 제조업체가 첨단 DRAM 공정의 주요 제조 도구로 에테르(Aether)를 선정했다고 발표했다.

IBM과 램 리서치는 나노시트 트랜지스터 아키텍처에도 집중할 예정이다. 이 기술은 여러 개의 얇은 실리콘 웨이퍼를 겹쳐 쌓아 소자 크기를 늘리지 않고 전류를 증가시키는 기술이다. 연구팀은 나노시트 및 나노스택 소자용 공정을 개발 및 검증하는 동시에 후면 전력 공급 기술도 함께 연구할 것이다. 웨이퍼 뒷면으로 전력 경로를 이동시키면 앞면 연결층을 확보하여 신호 전송에 최적의 공간을 만들 수 있다.

두 회사는 공동 발표에서 "이러한 역량을 통해 고개구수(High NA) EUV 모델을 고성능의 실용적인 소자로 전환할 수 있으며, 미래 로직 소자의 지속적인 소형화 및 성능 향상을 위한 길을 열 것이다."라고 밝혔다.

인텔의 공동 창립자인 고든 무어가 1965년에 정립한 무어의 법칙에 따르면, 집적 회로의 트랜지스터 수는 매년 두 배로 증가하며, 이후 18개월 주기로 수정되었다. 이러한 발견은 또 다른 예측의 토대가 되었다. 트랜지스터 수를 두 배로 늘리면 비슷한 주기로 CPU 성능도 두 배로 향상될 것이라는 예측이다.

무어의 법칙은 수십 년 동안 반도체 산업의 발전을 이끌어 왔다. 칩 소형화의 발전은 PC와 스마트폰에서부터 최근의 AI 프로세서에 이르기까지 산업 전반을 견인해 왔다. 이러한 경쟁으로 인해 TSMC, 인텔, 삼성과 같은 기업들은 더욱 작은 트랜지스터 크기의 칩 개발에 매년 수십억 달러를 투자하며 무어의 법칙을 한계까지 몰아붙이고 있다.

TSMC의 전 연구개발 책임자였던 장샹이는 "무어의 법칙이 실제로 한계에 도달한다면 반도체 산업에 엄청난 영향을 미칠 것"이라며, "해결책이 없다면 20년 후 반도체 산업은 오늘날과 같은 첨단 기술 산업이 아닌 전통적인 산업으로 전락할 위험에 처할 것"이라고 말했다.@GMVN